:::
英特爾發展新晶片電晶體設計，將適用 2 奈米以下先進製程
外媒報導，處理器大廠英特爾 (Intel) 可能會重新著重晶片電晶體設計，用於 2 奈米以下等級半導體製程技術。
近期新專利似乎說明英特爾發展方向：透過「堆疊叉片式電晶體」（stacked forksheet transistors）技術，保持摩爾定律 (Moore′s Law) 前進動力。不過專利技術並沒有太多細節，且英特爾也沒有說明 PPA 改進數據可供參考。
英特爾表示，新電晶體設計最終可達成 3D 和垂直堆疊 CMOS 架構，與最先進場效電晶體相比，允許增加電晶體數量，且專利描述奈米帶電晶體和鍺薄膜使用。鍺薄膜將充當電介質隔離牆，在每個垂直堆疊電晶體層重複，最終決定有多少個電晶體能相互堆疊。
其實英特爾早在 2019 年就在國際電子元件會議 (IEDM) 活動展示 3D 邏輯整合研究，當時稱為「堆疊奈米片電晶體」技術。此技術如何提高電晶體密度、性能和能效具體數據，英特爾至今沒有公開。
比利時微電子研究中心 (Imec) 2019 年曾宣布，開發出第一個相關技術的標準單元，模擬結果顯示用於 2 奈米製程節點，會比傳統方法顯著提高電晶體密度，可望恆定頻率下 10% 運算速度提升或 24% 能效提升，同時減少 20% 單元面積，靜態隨機存取記憶體（SRAM）占用空間將顯著減少 30%。因英特爾與 Imec 在奈米電子學領域有密切長久關聯，Imec 研究成果也成為英特爾新專利的基礎。
<資料來源：TechNews科技新報 / Atkinson，https://technews.tw/2022/01/25/intel-develops-new-chip-transistor-designs/>